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人氣  13萬   |   粉絲  38   |   喜歡  44   |   反饋  29 認領公司

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芯源系統 pd 招聘(工資待遇要求)

芯源系統 pd 薪酬區間: 50K - 50K,其中100%的崗位拿¥50K以上-50K以上
¥50K以上-50K以上
100%的崗位拿

說明:崗位平均工資是以企業發布的招聘崗位為分析依據,建議結合職位類型及學歷地區經驗等查看。

芯源系統 pd 歷年工資變化

說明:數據取決于當年在線職位薪酬樣本,并不能完全代表企業內部真實情況。僅供參考。

招聘學歷要求:碩士最多

芯源系統 pd 需要什么學歷? 碩士占比最多,占100%

按學歷統計

芯源系統 pd 工資按學歷統計,碩士工資¥50.0K。

招聘經驗要求:不限最多

芯源系統 pd 需要什么經驗? 不限占比最多,占60%,5-10年占40%

按經驗統計

芯源系統 pd 工資按經驗統計,5-10年工資¥50.0K。

芯源系統 pd 招聘地區:主要分布在成都

芯源系統 pd 在哪些城市有辦公地點? 主要分布如下:成都占100%,想知道其他城市分別占比多少?請點擊該模塊查看,統計依賴近一年招聘職位,僅供參考。

芯源系統 pd 歷年需求趨勢

芯源系統 pd 歷年招聘量變化

芯源系統 pd 是做什么的

取自芯源系統近一年相關招聘職位
  • Digital Design Engineer Lead (DDR5 SPD HUB)

    成都 | 碩士以上 | 2025-12-18
    40-65k
    Summary:
    SPD Hub Digital Designer Lead will lead the design development, design implementation, verification of digital logic fDDR5 SPD Hub (Serial Presence Detect Hub) including register interface, control logic, security features, I3C/I2C communication modules. This position requires both technical leadership skills owning solid digital design fundamentals, familiarity with memory architecture, experience in RTL development chip integration while working closely with multi-disciplinary groups to drive design key aspects of SPD Hub products.
    RESPONSIBILITIES:
    ? Participate in architecture definition micro-architecture design fDDR5 SPD Hub features.
    ? Develop lead RTL (Verilog/SystemVerilog) fI3C, I2C, RCD/SPD-Hub related control logic, ECC/parity protection mechanisms.
    ? Perform lead digital design verification/testcases using standard RTL/DV languages (Verilog, SV, UVM), strong documentation skills fspec/test plan documents.
    ? Works closely with digital design team collaborate with analog/mixed-signal, DFT, physical design teams to support full-chip integration.
    ? Work closely with firmware validation teams to ensure correct system-level behavior.
    ? Solid knowledge of industry standard ASIC tools/flow fdaily work: Digital Simulators, synthesis tools, DFT, LEC, STA, etc
    ? Participate in bring-up, validation, failure analysis fengineering samples.
    ? Provide documentation including design spec, timing diagrams, integration guide.
    ? Good written/verbal communication English skills strong team work/collaboration.
    REQUIREMENTS:
    ? PhD MS degree with 10+ years of experience in digital ASIC design.
    ? Experience with memory subsystem architecture, preferably DDR4/DDR5 SPD/RCD devices.
    ? Experience with DDR5 SPD Hub RCD/PMIC product development.
    ? Knowledge of I3C (MIPI) protocol, I2C/SMBus, SPD EEPROM behavior.
    ? Experience with security logic, including encryption/authentication basics.
    ? Strong knowledge of ASIC development process digital design techniques.
    ? Experience with programming, scripting automation languages like Perl/TCL/Unix/Python C/C++
    ? Executing tasks that hit project milestones
    ? Knowledge/Experience with the following is a plus:
    ? embedded designs and/firmware development
    ? knowledge of power management industry/applications
    ? experience of mixed signal design
    ? I2C, I3C, SPI, USB, PMBUS/USB-PD
    更多
  • Digital Design Engineer Lead (DDR5 SPD Hub)

    成都-高新區 | 碩士以上 | 2025-12-18
    50-80萬/年 򀀩
  • Digital Design Engineer Lead-DDR SPD Hub

    成都-郫都區 | 碩士以上 | 2026-02-14
    40000-65000 򀀩

成都工業云行業發展現狀和前景 更多

薪酬區間: 4.5-50K,其中 39.9% 的崗位拿 ¥10-20K/月

說明:成都工業云行業一個月多少錢?數據統計依賴于各平臺發布的公開薪酬,僅供參考。

高學歷人才需求分析 & 招聘崗位分析

  • 本科 58.5%
  • 碩士 18.6%
  • 計算機/網絡/技術類 7.5%
  • 客戶服務類 7.5%

地區分布集中在哪:郫都區

  • 郫都區 28.6%
  • 青羊區 14.3%
  • 金牛區 14.3%

成都 pd 招聘工資待遇

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成都 pd 工資多少?拿10-15K工資占比最多
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